PVD4 — PVD 주요 특성의 이해

1️⃣ Sheet Resistance (시트 저항)

📘 개요

• 정의: 단위 면적당 저항값
  → 금속 박막의 비저항(ρ) 과 두께(t) 로 결정됨

• 식:

• R = ρL / (Wt)

• Rs = R × (W/L) = ρ / t

• 단위: Ω/□ (Ohm per Square)

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⚙️ 특징

항목	설명
두께(t)	얇을수록 Rs ↑
비저항(ρ)	낮을수록 Rs ↓
패턴 폭 감소	RC Delay 증가 → 저비저항 금속 필요
영향	회로 속도, 전력 소모, 열 특성에 직접적 영향

💡 핵심: Rs는 금속 배선의 전기적 성능을 평가하는 기본 지표이며,
회로 지연·발열·전력 효율과 밀접히 연관된다.

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📊 적용 예시

금속	비저항 (μΩ·cm)	특징
Al	2.7	저비용, 공정 용이
Cu	1.7	낮은 Rs → 고속 신호 전달 적합

FinFET, DRAM BEOL 배선에서는 Rs 관리가 공정 수율과 직결됨.

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2️⃣ Contact Silicide (TiSi₂, CoSi₂, NiSi 등)

📘 개요

• 문제점:
  금속과 Si가 직접 접촉하면 Schottky Barrier 형성 → 접촉 저항↑
• 해결:
  금속과 Si를 열처리 반응시켜 Silicide(금속 실리사이드) 형성
  → Ohmic Contact(저저항 접촉) 확보

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⚙️ 형성 원리

• Metal + Si → MSiₓ (열처리 반응)

  금속	반응식	특징
  Ti	Ti + Si → TiSi₂	초기 CMOS 세대에서 사용
  Co	Co + Si → CoSi₂	미세화 세대 이후 Contact 저항 개선
  Ni	Ni + Si → NiSi	FinFET 세대, 저온 형성·박막 균일

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⚙️ 예시 공정 흐름

• Ti(or Co) 증착 → RTA (Rapid Thermal Anneal) → Silicide 형성 → 미반응 금속 제거

💡 효과

• Contact 저항 대폭 감소
• 전자 흐름 안정화 → 열 및 EM 내성 향상
• 접촉면 Barrier Height 감소 → Ohmic Contact 구현

➤ Silicide는 금속-실리콘 계면의 접촉 저항을 최소화해
회로의 전류 전도성을 크게 향상시킨다.

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3️⃣ Electro-Migration (전자 이동, EM)

📘 개념

• 정의:
  전류 흐름에 의해 금속 원자가 이동하는 현상
  → Electron Momentum Transfer로 금속 원자가 전류 방향으로 밀려남
• 결과:
  Void(공극) 또는 Hillock(돌출) 발생 → Open/Short Failure 유발

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⚙️ 발생 과정

1. 전류가 금속을 지속적으로 통과
2. 전자의 운동량이 금속 원자에 전달 (Momentum Transfer)
3. 금속 원자가 이동 → Grain Boundary 중심으로 확산
4. 공극(Void) 형성 또는 돌출(Hillock) 생성

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🧩 주요 Failure Mechanism

유형	설명
Void	금속 원자 빠져나가 공극 형성 → 회로 단선(Open Failure)
Hillock	금속 원자 누적 → 돌출 발생 → 인접 라인 단락(Short Failure)
Grain Boundary Migration	다결정 금속의 Grain 경계에서 빠르게 진행

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⚙️ 영향 요인

요인	영향
전류 밀도(J)	J↑ → EM 가속
온도(T)	T↑ → 원자 이동↑
선폭 감소	경로 축소 → 전류 집중 → EM 악화
재료 특성	원자 질량↑ → EM 저감
합금화	Al + Cu → EM 내성 향상

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💡 개선 방안

• Al → Al-Cu 합금화 (Vacancy 억제)
• Cu Line + Ta/TaN Barrier 구조
• Grain Size Control Anneal (Grain Boundary 밀도 제어)
• Low Current Density 설계

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🧩 종합 흐름 요약

항목	영향 및 역할
Rs (시트저항)	회로 속도 결정
Silicide (접촉저항)	전류 전달 효율 향상
EM (전자 이동)	배선 신뢰성 결정

공정 진화: TiSi₂ → CoSi₂ → NiSi
금속 변화: Al → Cu
구조 보완: Barrier (TiN, TaN) + Alloy 기술 결합으로 EM 내성 강화

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4️⃣ ALD (Atomic Layer Deposition)

📘 개요

• 특징: 원자 단위로 박막을 성장시키는 공정
• 장점: Gap Fill 성능이 가장 우수
• Cycle 구성:
  1Cycle = Feeding + Purge
  필요한 두께만큼 Cycle 반복 증착

➤ ALD는 PVD/CVD의 한계를 넘어,
원자 단위 두께 제어 및 균일도 확보가 가능한 정밀 증착 기술이다.

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5️⃣ Damascene 구조

📘 개념

• 금속 배선 형성 방법 중 하나로,
  금속을 패턴 후 식각하는 방식(RIE) 이 아닌,
  절연막을 먼저 패턴 후 금속을 채워넣는 방식

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⚙️ 비교

방식	공정 순서	적용 금속
RIE 방식	Metal 증착 → 패터닝 → 절연막 증착	Al, W
Damascene	절연막 증착 → 패터닝 → Metal 증착	Cu

💡 Cu는 적절한 Etchant(식각제)가 없기 때문에
Damascene 구조를 사용해야 함.

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✅ 종합 요약

항목	핵심 포인트
Rs (시트 저항)	금속 비저항과 두께로 결정, 회로 속도·발열에 영향
Silicide	금속-실리콘 접촉저항 감소, TiSi₂→CoSi₂→NiSi로 진화
Electro-Migration	전류에 의한 금속 이동 현상, Al→Cu로 내성 강화
ALD	원자 단위 증착, Gap Fill 성능 최고
Damascene	Cu 배선용 구조 (식각 불가 금속 대응)

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✅ 한줄 요약

반도체 금속 배선의 신뢰성은 시트저항(Rs), Silicide 접촉저항, 전자 이동(EM) 관리로 결정된다.
공정은 PVD→CVD→ALD, 금속은 Al→Cu, 구조는 RIE→Damascene 으로 진화하며
고속·고신뢰성 회로 구현을 위한 핵심 기술이 된다.